1. На главную
  2. Электронные версии
  3. Микроэлектроника
  4. T. 52, № 4, 2023

Микроэлектроника, 2023, T. 52, № 4, стр. 256-261

Моделирование кремниевых полевых с полностью охватывающим затвором нанотранзисторов с высоким k подзатворного диэлектрика

Н. В. Масальский *

Федеральное государственное учреждение Федеральный научный центр Научно-исследовательский институт системных исследований РАН
Москва, Россия

* E-mail: volkov@niisi.ras.ru

Поступила в редакцию 06.02.2023
После доработки 01.03.2023
Принята к публикации 02.03.2023

Аннотация

Обсуждаются электрофизические характеристики кремниевого цилиндрического с полностью охватывающим затвором полевого нанотранзистора с диэлектриками подзатворного окисла Al2O3 и HfO2. Результаты численного моделирования показывают, что использование диэлектриков с высоким k оказывает заметное влияние на все основные характеристики транзистора по сравнению с оксидом кремния. Из полученных данных следует, что при масштабировании степень деградации электро-физических характеристик транзистора коррелирует с уровнем k – она снижается с ростом k. Это связываем с тем, что уменьшение влияния затвора на характеристики транзисторной структуры, особенно в подпороговой области, частично компенсируется использованием диэлектриков с высоким k.

Ключевые слова: кремневая цилиндрическая нанотранзисторная архитектура, полностью охватывающий затвор, диэлектрик с высоким k, моделирование

Список литературы

  1. Ferain I., Colinge C.A., Colinge J. Multigate transistors as the future of classical metal–oxide–semiconductor field-effect transistors // Nature. 2011. V. 479. P. 310–316.

  2. Taur Y., Ning T.H. Fundamentals of modern VLSI devices // Cambridge university press. 2013.

  3. Karbalaei M., Dideban D. A novel silicon on insulator MOSFET with an embedded heat pass path and source side channel doping // Superlattices and Microstructures. 2016. V. 90. P. 53–67.

  4. Anvarifard M.K., Orouji A.A. Proper electrostatic modulation of electric field in a reliable nano-SOI with a developed channel // IEEE Transactions on Electron Devices. 2018. V. 65. P. 1653–1657.

  5. Tomar G., Barwari A. Fundamental of electronic devices and circuits // Springer. 2019.

  6. International Technology Roadmap for Semiconductors (ITRS) Interconnect, 2020 Edition. [Online] Available: https://irds.ieee.org/editions/2020

  7. Karbalaei M., Dideban D. A scheme for silicon on insulator field effect transistor with improved performance using graphene // ECS Journal of Solid State Science and Technology. 2019. V. 8. P. M85–M92.

  8. Shaker A., El-Sabbagh M., El-Banna M.M. Influence of drain doping engineering on the ambipolar conduction and high-frequency performance of TFETs // IEEE Transactions on Electron Devices. 2017. V. 64. P. 3541–3547.

  9. Nagy D., Indalecio G., Garcia-Loureiro A.J., Elmessary M.A., Kalna K., Seoane N. FinFET versus gate-all-around nanowire FET: performance, scaling, and variability // IEEE Journal of the Electron Devices Society. 2018. V. 6. P. 332–40.

  10. Narang R., Saxena M., Gupta R.S., Gupta M. Drain current model for a gate all around (GAA) p–n–p–n tunnel FET // Microelectronics Journal. 2013. V. 44(6). P. 479–488.

  11. Baklanov M., Green M., Maex K. Dielectric Films for Advanced Microelectronics. // John Wiley and Sons, LTD. 2007.

  12. Масальский Н.В. Моделирование ВАХ ультра тонких КНИ КМОП нанотранзисторов с полностью охватывающим затвором // Микроэлектроника. 2021. Т. 60. № 6. С. 387—393.

  13. Jin S., Park Y.J., Min H.S. A three-dimensional simulation of quantum transport in silicon nanowire transistor in the presence of electron-phonon interactions // J. Appl. Phys. 2006. V. 99. P. 123719-1–123719-10.

  14. Elmessary M.A., Nagy D., Aldegunde M., Seoane N., Indalecio G., Lindberg J. Scaling/LER study of Si GAA nanowire FET using 3D finite element Monte Carlo simulations // Solid-State Electronics. 2017. V. 128. P. 17–24.

  15. Bousari N.B., Anvarifard M.K., Haji-Nasiri S. Improving the electrical characteristics of nanoscale triple-gate junctionless FinFET using gate oxide engineering // AEU -International Journal of Electronics and Communications. 2019. V. 108. P. 226–34.

  16. TCAD Sentaurus; Synopsys Inc.: Mountain View, CA, USA, 2017.

  17. Moon D., Choi S., Duarte J., Chio Y. Investigation of silicon nanowire gate – all-around junction less transistors built on a bulk substrate // IEEE Trans Electron Devices. 2013. V. 60. P. 1355–1360.

  18. Avilla-Herrerea F., Paz B., Cerdeira A., Estrada M., Pavanello M. Charge-based compact analytical model for junction less triple-gate nanowire transistors // Solid-State Electronics. 2016. V. 121. P. 23–27.

  19. Briggs S., Leburton J.P. Size effects in multisubband quantum wire structures // Phys. Rev. B. 1988. V. 38. P. 8163–8170.

  20. Mani Manoj P., Pandey K. Surface potential and threshold voltage model of fully depleted narrow channel SOI MOSFET using analytical solution of 3D Poisson’s equation // J. of nano- and electronic physics. 2015. V. 7. P. 2002–2007.

  21. Orlikovsky A., Vyurkov V., Lukichev V., Semenikhin I., Khomyakov A. All quantum simulation of ultrathin SOI MOSFET in nanoscale semiconductor-on-insulator structures and devices // Springer. 2007.

  22. Nanoelectronics: Devices, Circuits and Systems // Editor by Brajesh Kumar Kaushik. Elsevier. 2018.

  23. Tayal S., Nandi A. Analog/RF performance analysis of inner gate engineered junctionless Si nanotube // Superlattices Microstruct. 2017. V. 111. P. 862–871.

Дополнительные материалы отсутствуют.

Инструменты

следующая статья выпуска предыдущая статья выпуска содержание выпуска

Микроэлектроника

Архивы выпусков Информация о журнале Отправить рукопись в журнал